A fault tolerance technique for field-programmable logic arrays

Die Anwendung von auf Hardwareredundanz basierenden Fehlertoleranztechniken auf feldprogrammierbare Logik kann deren Zuverlässigkeit ohne allzu großen Zusatzaufwand erhöhen. Die implizite Redundanz feldprogrammierbarer Logik resultiert aus der rasterartigen Zellanordnung und erlaubt eine effiziente Implementierung von Hardwareredundanz: ein kleine Anzahl unbenutzt belassener Zellen, die in eine Schaltungsimplementierung integriert werden, kann als Reserve für in ihrer näheren Umgebung ausfallende Zellen dienen und von einem darauf abgestimmten Fehlertoleranzverfahren genutzt werden, um auf Fehler zu reagieren. Nachdem das Auftreten eines Fehlers erkannt wurde, wird die ursprüngliche Konfiguration des Arrays im betroffenen Gebiet durch eine die fehlerhafte Zelle ausgrenzende Alternativkonfiguration ersetzt. Das Thema dieser Arbeit ist die Entwicklung eines direkt als Hardware implementierten Fehlertoleranzverfahrens für feldprogrammierbare Logik. Die in der Arbeit vorgestellte RCU (Reconfiguration Control Unit) implementiert den Kern dieses Fehlertoleranzverfahrens in Form einer reinen Hardwarelösung zusammen mit einer Datenstruktur zur Verwaltung der Konfigurationsdatensätze für eine schnelle, partielle Laufzeitrekonfiguration. Die eingesetzte Rekonfigurationshardware, die dazugehörende Datenstruktur sowie der allgemeine Ablauf des Verfahrens werden detailliert beschrieben. Die Fehlererkennung erfolgt durch eine ebenfalls besprochene Erweiterung von Zellgruppen durch Zusatzhardware, die eine Kompromissbildung zwischen Zusatzaufwand und Erkennungslatenz ermöglicht. Eine weitere vorgestellte Erweiterung der Hardware auf der Basis einzelner Zellen implementiert ein verteiltes Sichern des Arrayzustands (Checkpointing) sowie ein Wiederaufsetzen (Rollback). Die Fähigkeit der RCU, Teile der Arraykonfiguration zur Laufzeit auszutauschen, kann neben der Anwendung für das Fehlertoleranzverfahren auch zur Wiederverwendung der Arrayhardware über der Zeit genutzt werden, was im Bereich dynamisch rekonfigurierbarer Systeme Anwendung findet. Die für diese Aufgabe benötigten Erweiterungen der Hardware sowie der Datenstruktur werden in der Arbeit ebenfalls beschrieben. Die Fehlererkennung auf Basis von Zellgruppen, die RCU-basierte dynamische Rekonfiguration und der dezentrale Checkpointing and Rollback Mechanismus stellen zusammen eine effektive Implementierung des Fehlertoleranzverfahrens für rekonfigurierbare Arrays dar. Die Hardware dieser drei Schritte ist als Bestandteil des DraFT FPGAs zusammen mit diesem in Form eines synthetisierbaren Simulationsmodells realisiert, das die Funktion der Lösung demonstriert.